Компиляция проекта

Полный проект на рис. 6.36 должен быть откомпилирован для поиска проектных ошибок и различного рода несовместимостей. С этой целью выполняется следующая последовательность элементов меню:

{Main}: Processing => Start Compilation

Заметим, что этот процесс не отличается от того, который рассматривался в подразделе 6.2.2.

Принципиальная схема последовательного сумматора serial_adder

Рис. 6.36. Принципиальная схема последовательного сумматора serial_adder

Моделирование проекта

Следующим шагом в проектировании после ввода проекта является моделирование. Шагами, включаемыми в моделирование, являются определение временной диаграммы и выполнение моделирования.

Определение временной диаграммы

Для того чтобы определить временные диаграммы, мы создаем новый файл Vector Waveform. С этой целью начинаем с меню File в главном окне пакета Quartus и выбираем следующую последовательность элементов меню:

{Main}: File => New... => {New}-Other Files => Vector Waveform File [OK]

Это является подобным открытию новой схемы или HDL-файла, как показано на рис. 6.26. Отличие состоит в том, что файл временной диаграммы является частью табулятора Other Files. Файл временной диаграммы имеет расширение .vwf.

Входные порты проекта должны быть перенесены в заново создаваемый файл временной диаграммы до того, как ему будут задаваться значения. С этой целью нажатие правой кнопки мыши в области Name открывает окно временной диаграммы и в показавшемся меню выбираем элемент Insert Node or Bus... (Вставить узел или шину). Это откроет новое окно Insert Node or Bus. В этом окне (показанном на рис. 6.37) мы можем ввести имена входов, для которых определяются временные диаграммы.

Определение временных диаграмм и узлов

Рис. 6.37. Определение временных диаграмм и узлов

Индивидуальное именование каждого входа может не применяться благодаря использованию специальной программы пакета Quartus II для поиска входных узлов. Для этого в случае успешной компиляции проекта может использоваться утилита Node Finder (Поиск узлов), показанная на рис. 6.37.

Окно Node Finder открывается нажатием соответствующей кнопки на рис. 6.37. В этом окне (показанном на рис. 6.38) нажмите кнопку List для просмотра доступных узлов. Заметим, что последняя операция выполняется указанием «pins: all».

Выберите узлы из левой части этого окна и добавьте в правую часть. После нажатия ОК это окно закрывается, а выбранные сигналы будут добавлены в окно временной диаграммы. Еще раз нажмите ОК.

Следующим шагом является установка времени окончания моделирования. Для этого выполняется следующая процедура:

{Main}: File => End Time... => {End Time}

Окно End Time, которое появляется, определяет время окончания моделирования и единицы его измерения. Мы используем 5,0 us (микросекунд) для моделирования последовательного сумматора.

На рис. 6.39 показаны меню и окна, использованные для определения временных диаграмм для входных узлов схемы. Это осуществляется выбором входа и определением значений для него из панели инструментов временной диаграммы, или нажатием на входе правой кнопкой мыши и присваиванием значений в открывающихся окнах.

Одним из способов присваивания значений сегментам временной диаграммы является их выбор с помощью мыши для подсвечивания во временной диаграмме определенных временных сегментов. Подсвеченному временному сегменту может присваиваться значение нажатием определенного значения на панели инструментов временной диаграммы.

Присваивание значений при помощи значений меню показано на рис. 6.39. В показанном примере мы задаем сигналу синхронизации clock период 57 нс с коэффициентом заполнения 50%. Этот периодический сигнал распространяется до конца времени моделирования, которое установлено в 5,0 нс.

Временные диаграммы определенных входов

Рис. 6.39. Временные диаграммы определенных входов

Выполнение моделирования

Выполнение моделирования начинается путем выбора элемента Start Simulation в меню Processing или нажатием кнопки начала моделирования на стандартной панели инструментов пакета Quartus II. На рис. 6.40 показаны результаты моделирования проекта serial adder.

Показанные результаты проверяют корректное функционирование схемы сумматора. Для того чтобы использовать эту схему в другом проекте или сохранить ее как библиотечный элемент, для нее должен быть создан символ. Процедура для формирования символа является точно такой же, которая рассматривалась вместе с Verilog-файлами. Сформированный таким образом символ может использоваться на верхних уровнях проекта.

Результаты выполнения моделирования

Рис. 6.40. Результаты выполнения моделирования

 
Посмотреть оригинал
< Пред   СОДЕРЖАНИЕ ОРИГИНАЛ   След >